【芯片前端】关于set_input_delay/set_output_delay慢信号约束到快时钟的思考
前言继续学习sdc的配置知识，这次思考的缘由是在写上一篇 【芯片前端】sdc学习日常——端口delay的正向设置与反向设置 中，写了这样一句话“还有一种方式，是把约束更恶劣的设置放在下面写，这样即使sigx被约束了两次，也会按更恶劣的配置进去。我理解更恶劣的应该是慢时钟的设置”。但事实上写这句话时，我是非常困惑的，因为这和我之前工作里项目里的经验不一样的。我记得很清楚，之前的要求是把快时钟por....
【芯片前端】所以说，一直以来我理解的set_multicycle_path -hold都是错的？
在前端设计中，对于放宽到多拍产生逻辑结果的运算路径，需要设置set_multicycle_path来放宽时序检查，加入要放宽到4拍检查的话，一般就是这样写（具体格式记不清了，大概是这个意思）：set_multicycle_path -setup 4 -from xxx -to xxxset_multicycle_path -hold 3 -from xxx -to xxx在我的认知中，当没有进行....
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