【芯片前端】根据数据有效选择输出的握手型FIFO结构探究
前言之前要做一个一读多写的fifo，也就是master写入数据到fifo中，多个slave读取数据，结构如下图所示：由于slave需要的数据一致，fifo内只需要例化一个ram以节约空间。这个fifo的具体结构下次博客中再来讨论。在这个fifo之后，又衍生出一个新的需求，就是master写入的数据并非每个slave都需要读取，而是需要甄选，比如trc0是slave0/1/2均需要读取，trc1只....
【芯片前端】保持代码手感——握手型同步fifo的进一步拓展
前言最近也是沉迷于握手协议的研究，主要是用的太多了要是不自己写写用起来就很没底。握手FIFO在 【芯片前端】保持代码手感——握手型同步FIFO设计 里，在设计时候有一个feature就是“对外输出逻辑时序较优”，因此对外的输出（除了data）都是寄存器输出，这客观上就是断开了输入和输出握手。在之前的博客里讨论过这个问题，valid和ready同时握手的场景一定是有的，对于上游valid时序较查同....
【芯片前端】保持代码手感——握手型同步FIFO设计
前言工作中做了太久方案，还是要继续对代码手感的保持，这次完成握手型同步FIFO的RTL设计，设计规格如下：写入与读出均采用握手型接口；支持2的整数次与非整数次深度；对外输出逻辑时序较优；RTL设计对外接口握手型同步FIFO，接口如下：module sync_fifo #( parameter DEPTH = 8, parameter WIDTH = 32 )( input ...
【芯片前端】“异步FIFO全解析”的BUG——格雷码连续性
前言在前几天写完【芯片前端】保持代码手感——异步FIFO全解析之后自我感觉非常良好，觉得异步fifo的问题我已经全部拿捏了，没想到今天突然想到一个我自己代码里的bug。代码中的BUG事情的源头在同步fifo里，深度任意可配的同步fifo里使用了两个非饱和的cnt计数器记录读写地址指针，waddr和raddr均比实际地址多一位，最高位用来指示套圈情况。当waddr和raddr的最高位相同时，fif....
【芯片前端】保持代码手感——异步FIFO全解析
前言关于FIFO和异步处理我已经写过很多东西了：进阶之路——二进制与格雷码的相互转换模块设计【异步FIFO的一些小事·0】异步FIFO同步化设计【异步FIFO的一些小事·1】空满判断与格雷码【异步FIFO的一些小事·2】异步FIFO中异步走线延时约束的一些思考【异步FIFO的一些小事·3】异步FIFO中指针走线延时的一些思考【异步电路碎碎念5】 —— 跨异步处理的几个注意事项【芯片前端】保持代码....
【芯片前端】同步FIFO的一个小的延伸——一会加一会减得计数器怎么写
前言【芯片前端】保持代码手感——同步FIFO写完同步fifo的文章后，想起了刚开始的一个错误写法：我做了一个计数器用来算fifo_cnt，就是winc有效就加1，rinc有效就减1；思路以前遇到这种问题我都是这样写的：reg [DP_WD -1:] fifo_cnt; wire fifo_cnt_en = winc | rinc; wire [DP_WD -1:] fi...
【芯片前端】保持代码手感——同步FIFO
前言继续写写代码保持手感，这次是同步FIFO的RTL代码，不过这次网站给出的答案和对比波形是有问题的，而且不只一处，先确认下我下面放的这个代码是通过了网站的对比的： 但是这个RTL完全是根据答案波形去凑得，有挺多问题的，一点点来说。答案解析提交的代码如下，分步解析下：`timescale 1ns/1ns /**********************************RAM********....
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