【数字设计】哲库科技_2023届_笔试面试题目分享
一、投稿方式因为作者不是今年的应届生，因此本专栏（数字IC笔试面试专栏）的建设需要粉丝朋友们共同进行，现开放邮箱笔试面经投稿地址如下E210064@e.ntu.edu.sg，欢迎读者朋友们进行投稿，参与的朋友有机会获得数字IC相关纸质书籍，先到先得哦！二、一面1.介绍实习所做的工作，介绍有成就的点2.IC设计流程，从前端到后端确定芯片的具体指标：系统级设计RTL 寄存器传输级设计功能验证逻辑综合....
【数字设计】恒玄科技＿笔试面试题目分享
笔试1、 用verilog描述一个debounce逻辑。//Debounce是一个防抖函数，相当于硬件电路中的按键开关所做的防抖。 module debounce( input clk input nrst input press output press_value output press_flag); reg [3:0] cnt; reg press_reg; always@(posedg....
【数字设计】壁仞科技_笔试面试题目分享
笔试壁仞科技的笔试题除了常规的IC设计或者验证的内容外，还包括浮点数的运算，DDR的带宽，PCIE的带宽等与公司业务高度相关的题目，难度比较大，其中的题目包括如下1.以下四个概念的区分，同时判断以下哪一个DFX是在综合中实现的（以下均不应该在综合中实现）DFT：Design for TestabilityDFM：Design for ManufacturabilityDFR：Design for....
【数字设计】华为海思/消费者ＢＧ_笔试面试题目分享
笔试华为海思数字芯片的知识点覆盖较全，考查形式而言，全部都是单选和不定项选择，具体题目如下单选怎么通过（parent?）访问父类成员时钟门控技术可以降低静态功耗吗同一个PLL产生的时钟一定是同步时钟吗Moore和mealy差异乒乓buffer的作用什么会影响最高工作频率violation允许在异步打拍的第一级吗fork join执行的规则逻辑（顺序）同步时钟的定义静态时序分析可以验证异步电路时序....
【数字设计】新华三半导体_笔试面试题目分享
笔试新华三半导体的笔试较为简单，据说今年的题目和去年的题目相似程度很高，有印象的题目如下带时钟偏移的Tsetup和周期之间的换算，求一个最大频率Setup violation /hold violation的解决办法上升沿检测电路的手撕代码，真值表一面面试官UCLA做模拟的，面试问题比较简单，问了一点FIFO的问题，剩下以聊天为主二面聊人生三面聊人生
【数字设计】星宸科技_笔试面试题目分享
笔试星宸科技的笔试难度较大，除了正常的手撕代码和知识外，还着重考查了有关泄漏电流，卷积算法和sv的constraint等内容一面IC研发部三个方向的选择：设计，验证，顶端集成（中端岗位）AXI相较于AHB的优势有哪些Ready，Valid握手信号的理解公司的介绍，联发科老班底，只要有产出，现金充足客户：大华，海康等等二面为什么选择验证手头都有什么offer，如果现在做选择会选择哪一家验证最需要哪....
【数字设计】诺瓦科技_笔试面试题目分享
笔试诺瓦科技笔试内容考试比较简单，主要内容涉及小数分频，基本电路结构，verilog语法等内容，记录的笔试题目如下inout端口可以定义成下列哪种数据类型A.reg型B.net型C.reg或net型D.整数型inout端口只能被定义成wire型下面表达式中结果位1’b1的是A.4’b1010&4’b1101B.!4’b1001||!4’b0000C.&4’b1101D.~4’b1....
【数字设计】小米科技_笔试面试题目分享
笔试题目小米的数字IC设计笔试考察重点相较于其他企业的区别较大，设计的内容包括PLL锁相环，时钟频率，高斯滤波，verilog语法，手撕代码等内容，具体记录的题目如下下列关于PLL电路表述正确的是：1.PLL相对于参考时钟，可以输出分频，倍频，分数频的时钟2.PLL的jetter等于同步数字电路中clock uncertainty的设定值3.PLL输入的参考时钟ketter值，在PLL输出是会变....
【数字设计】联发科技_笔试面试题目分享
笔试联发科技笔试内容考试比较全面，对verilog语法的掌握，验证方法论，设计方法论，低功耗，跨时钟域，复位，C语言等均有涉猎举例说明同步复位和异步复位，什么情况下使用异步复位同步释放，举一个异步复位同步释放的列子：什么情况下要用异步复位同步释放未在本模块时钟域做过“异步复位，同步释放”处理的复位信号，提供给本模块做异步复位使用时，都需要做“异步复位，同步释放”处理。常见于系统内两部件不在同一时....
【数字设计】乐鑫科技_笔试面试题目分享
笔试乐鑫科技笔试内容考试比较全面，对verilog语法的掌握，验证方法论，设计方法论，低功耗，跨时钟域等均有涉猎其中包含如下知识点Verilog中标识符非法的问题，不能以数字作为最开头代码覆盖率包括：行覆盖率 ，路径覆盖率，翻转覆盖率，状态机覆盖率fork join /any/none 的区别外加 disable的使用下列可以改善数字电路特性的/改善关键路径/STA的相关知识：重定时(在不增加寄....
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